Lead Designer, Layout

담당업무

• 아날로그 및 mixed-signal 블록의 full-custom IC 레이아웃 수행

• Power stage FET metallization, LDO, reference, gate driver, charge pump, signal conditioning, data converter 레이아웃

• 블록 및 칩 수준 플로어플랜 개발, 면적·배선·전력 분배·신호 무결성 최적화

• Common centroid, interdigitation, interleaving, merging, symmetry 기반 정밀 매칭

• Guard ring, shielding, deep N-well 구조를 활용한 노이즈 격리

• DRC, LVS, ERC 물리 검증 및 기생 성분 추출

• 회로 설계자와 post-layout 최적화 및 실리콘 상관관계 분석

• SKILL 스크립팅과 AI/ML 기반 자동화를 통한 레이아웃 방법론 개선

• 주니어 디자이너 육성 및 지식 공유

• Tapeout부터 양산 릴리스까지 레이아웃 산출물 제공

기술 범위

• Power FET metal routing 및 균형 전류 분배·Rdson 최적화

• 기생 성분 추출, electromigration 분석, IR drop 평가

• ESD 보호, latch-up 방지, DFM 검사, 밀도 균형 및 수율 기반 설계

• 아날로그 신호 경로와 전력 도메인의 layout-dependent effect 및 post-layout simulation correlation

• 회로 설계 및 제품 정의 팀과 성능 요구사항을 레이아웃 전략으로 전환

• 신규 공정 역량 평가 및 차세대 기술의 레이아웃 최적화 기회 발굴

자격요건

• Custom analog/mixed-signal IC layout 경험

• Cadence Virtuoso Layout Suite 및 Calibre 또는 Cadence PVS 물리 검증 도구 활용 능력

• Tapeout 및 production release까지 레이아웃을 제공한 실적

• CMOS 및 BCD 공정의 bipolar·MOS transistor·resistor·capacitor 정밀 매칭 레이아웃 경험

• 기생 성분 추출, layout-dependent effects 및 post-layout simulation correlation 역량

• 기술 프레젠테이션, 기술 문서 작성 및 커뮤니케이션 역량

우대사항

• AI/ML을 활용한 레이아웃 자동화 경험 또는 관심

• Generative layout, placement optimization, DRC-aware routing, predictive parasitic estimation 경험

• SKILL scripting 또는 Python/TCL 자동화 역량

• 고전압 및 BCD 공정 레이아웃 경험

• DMOS/LDMOS metallization, Rdson 최소화, gate metal strapping, ESD 구조, multi-voltage domain isolation 지식

근무환경

• 1st Shift/Days 근무

• 출장 필요, 근무시간의 10%

• 경쟁력 있는 보상과 복리후생

• 기술적 우수성, 지속적인 학습 및 협업 중심 환경

• 최신 설계 도구와 첨단 연구실 활용

기타사항

• 미국 상무부 또는 국무부의 기술통제 대상 기술에 접근할 수 있어 채용 전 적절한 승인이 필요할 수 있음

• 미국 시민권자, 미국 영주권자 및 법률상 보호대상자를 제외한 지원자는 수출 허가 심사 절차가 필요할 수 있음

• 동등한 고용 기회 제공

마감기한

상시채용