Lead RTL Design & Validation Engineer with DDR protocols exp

담당업무

• AMD DDR IP 및 커스텀 IP의 신규·기존 기능 설계와 검증 계획 수립·실행

• DDR 메모리 컨트롤러 캘리브레이션을 위한 RTL 로직, 펌웨어 루틴, 알고리즘 흐름 설계 및 통합

• DDR 표준별 메모리 초기화·동작을 위한 펌웨어 솔루션 구현

• PVT 조건에서 캘리브레이션 정확도, 수렴 속도, 적응성 개선

• 캘리브레이션 펌웨어·알고리즘·커스텀 IP의 정확성 및 성능 검증

• 메모리 트레이닝과 안정성 관련 시스템 수준 브링업 및 디버깅

• 실리콘 설계·검증·시스템 엔지니어링 팀과의 메모리 서브시스템 통합 및 상호운용성 확보

• 차세대 메모리 인터페이스 지원, 부팅 시간 단축, 캘리브레이션 견고성 개선

자격요건

• Verilog/SystemVerilog 기반 디지털 및 RTL 설계 경험

• AXI/AHB 등 버스와 브리지, 시스템 수준 아키텍처 이해

• 회로 타이밍 및 STA 도구 실무 경험

• C 언어 사용 역량 및 임베디드 경험

• DDR4, DDR5, LPDDR 및 JEDEC 표준 이해

• 메모리 컨트롤러·PHY 기반 메모리 서브시스템 및 DDR PHY 트레이닝·캘리브레이션 소프트웨어 경험

• DRAM 및 메모리 컨트롤러 초기화 코드 구현 경험

• Perforce, ICManage 또는 Git 등 버전 관리 시스템 사용 경험

• 고속 오실로스코프, 컴플라이언스 패키지, 로직 애널라이저 등 실험실 도구 이해

• 분산된 글로벌 팀과의 협업 및 서면·구두 커뮤니케이션 역량

우대사항

• 다양한 IP 공급업체의 메모리 컨트롤러 및 PHY 경험

• 차세대 DDR 기술과 캘리브레이션 기법에 대한 지속적인 학습 및 개선 제안 역량

• 임베디드 시스템 경험

• 산업 표준 실험실 도구 활용 경험

마감기한

상시채용