MTS Silicon Design Engineer

담당업무

• IP, 서브시스템, SoC 수준의 UVM 기반 테스트벤치 아키텍처 개발

• 복잡한 네트워킹 및 데이터 경로 IP의 테스트 계획, 기능 매핑, 커버리지 전략 수립

• SystemVerilog 자극 생성기, 에이전트, BFM·트랜잭터, 스코어보드, 체커, 어서션, 기능 커버리지 모델 개발

• Ethernet, PCIe, DMA, 패킷 처리, 스위치 패브릭, 트래픽 관리 기능 검증

• 패킷 포워딩, 버퍼링, 순서 처리, 중재, 흐름 제어, 오류 처리 및 복구 시나리오 검증

• 실제 트래픽 및 스트레스 워크로드를 활용해 처리량, 지연시간, 대역폭, 공정성, QoS, 혼잡도 등 성능 요건 검증

• 검증 계획 실행, 회귀 테스트 분류 및 아키텍처·기능·성능 이슈 디버깅 주도

• RTL, 테스트벤치, PCIe·DDR·Ethernet 인터페이스 및 시스템 상호작용에서 발생하는 복잡한 문제의 근본 원인 분석

• 시뮬레이션 최적화, 커버리지 완성 및 검증 사인오프 방법론 개선

• VCS, Verdi/DVE, 커버리지 도구, 파형 분석 도구 활용

• Python, Tcl, Make 등을 활용한 검증 방법론 개선, 자동화 및 인프라 개선 참여

• RTL 설계, 아키텍처, 검증, 펌웨어, 에뮬레이션/HAPS 팀과 협업

• 설계 리뷰와 마이크로아키텍처 정의에 참여하고 초기 설계 단계에 검증 관점 제공

• 주니어 엔지니어 멘토링 및 검증팀 내 기술 리더십 발휘

자격요건

• SystemVerilog 및 UVM 전문가 수준의 지식

• SystemVerilog 시뮬레이터 및 파형 디버거 실무 경험, VCS 우대

• 테스트 계획, 커버리지, 제약 랜덤 방법론을 활용한 복잡한 IP·서브시스템 검증 경험

• 아키텍처, RTL, 테스트벤치 계층 전반의 디버깅 역량

• PCIe, AXI, Ethernet, DDR, DMA 엔진 등 업계 프로토콜 또는 데이터 경로 구성요소 경험

• Python, Perl, Shell, Tcl 또는 이에 준하는 자동화·인프라 스크립팅 역량

• 비자 스폰서십 대상 아님

우대사항

• 패킷 처리 파이프라인, 스위치 패브릭, 스케줄러, 패킷 버퍼 또는 트래픽 관리자 경험

• 성능 검증, 전력 인지 검증(UPF) 또는 정형 검증 경험

• FPGA/HAPS 기반 검증 및 가속 흐름에 대한 이해

• 아키텍처 모델링 또는 C/C++ 참조 모델 경험

• 강한 분석력과 복잡한 문제를 디버깅한 실적

• 검증 업무를 독립적으로 리드하고 여러 팀과 함께 완료까지 추진하는 역량

• 우수한 구두 및 문서 소통 능력

• 주니어 DV 엔지니어를 멘토링하고 지도하는 역량

근무환경

• 빠르게 변화하는 협업 중심 환경

• 여러 지역에 걸친 팀과 협업

마감기한

상시채용