Senior Chip Design Engineer (RTL / SoC / NPU)

주요업무

NPU 기반 SoC의 RTL 설계 및 검증 - IP / Subsystem / Block 단위 RTL 설계 - Micro-architecture 정의 및 구현 SoC Top-level 설계 및 Integration - CPU/NPU /Memory/ High-speed Interface IP 통합 - AMBA (AXI/AHB/APB) 및 NoC 기반 시스템 설계 ASIC Front-end Design Flow 수행 - Lint, CDC, Synthesis, STA, Formality 등 Front-end 전반 NPU 제작 및 양산 대응 - FPGA 또는 Silicon Bring-up 지원 - Chip 검증, 이슈 분석 및 개선 기술 코디네이션 및 리딩 - 내부 설계·검증·SW·PD 팀 간 기술 커뮤니케이션 - 외부 IP 벤더, 파운드리, 디자인하우스와의 협업 - 요구사항 정리, 기술적 의사결정 및 일정 조율

자격요건

전기전자공학 / 컴퓨터공학 / 반도체 관련 전공 학사 이상 칩 설계 경력 7~10년 이상의 Senior 엔지니어 RTL 설계 역량 - Verilog / SystemVerilog 기반 RTL 설계 및 Debugging 능숙 - 복잡한 SoC/ASIC 환경에서의 RTL 설계 경험 SoC / Architecture 이해 - SoC 시스템 구조 및 IP 동작 원리에 대한 깊은 이해 - Micro-architecture 설계 및 Spec 정의 경험 NPU/가속기 경험 - NPU 또는 Al Accelerator RTL 설계 및 제작 경험 - Computer Architecture 기반의 성능/전력 고려 설계 경험 Front-end Design Flow - ASIC Front-end Flow 전반에 대한 실무 경험 - Synthesis, Timing Analysis, CDC 이슈 대응 가능 개발 환경 및 언어 - C/C++ 기반 HW 연계 개발 또는 Debug 경험 - Python / Tcl / Perl 등 Script 활용 가능 협업 역량 - 여러 조직과 협업하며 기술적 조율이 가능한 커뮤니케이션 능력

우대사항

Full Chip 경험 - Full Chip RTL 설계 및 SoC Top Integration 경험 - Silicon Bring-up 또는 양산 대응 경험 고속 인터페이스 경험 - DDR/LPDDR, PCle, Ethernet,MIPI, UCle 등 High-speed Inter- face 설계 또는 Integration 경험 Verification 및 시스템 레벨 경험 - UVM/VIP 기반 Verification 경험 - FPGA/HW Emulator 기반 검증 경험 저전력 및 성능 최적화 - PPA (Performance / Power / Area) 분석 및 최적화 경험 - Clock/Power Architecture 설계 경험 기술 리딩/코디네이션 - 주니어 엔지니어 멘토링 경험 - 설계 이슈에 대한 기술 리더 또는 오너 역할 경험 기타 - 파운드리, IP Vendor 협업 경험 - Git, JIRA 등 협업 툴 사용 경험 - 영어 기반 기술 커뮤니케이션 가능자

기술스택

C, C++, Python

채용절차

서류전형 > 과제전형 > 1차 면접 > 2차 면접 > 최종합격 제출 서류: 자유 양식의 이력서, 경력기술서, 포트폴리오(선택) 이력서에는 참여한 프로젝트의 역할과 주요 업무를 구체적으로 작성 요망 경력 지원일 경우, 프로젝트 관리 및 협업 능력을 보여줄 수 있는 사례 포함 요망 • 고용 형태 : 정규직(수습 3개월) • 근무지 주소 : 서울 구로구 디지털로31길 12 (구로동, 태평양물산) 넥스트데이 • 근무 요일/시간 : 주5일(월~금) 09:00 ~ 18:00