Design Verification Lead
공고 요약
직행담당업무
복잡한 PLL IP 기능 검증
검증 계획 수립
RTL, Gatesim, Analog Mixed Signal 시뮬레이션을 통한 IP 검증
UVM 기반 검증 테스트벤치와 컴포넌트 구축
회귀 테스트를 통한 품질 산출물 관리
코드 커버리지, 기능 커버리지, 어설션 기반 검증 완성도 확보
설계 및 아키텍처 팀 리뷰와 피드백
자격요건
SystemVerilog 전문성
UVM 기반 테스트벤치 아키텍처 경험
SystemVerilog Assertions 경험
코드 커버리지 및 기능 커버리지 경험
문제 해결 및 디버깅 역량
디지털 설계 지식
UPF 기반 저전력 RTL 검증 경험
다른 사이트 및 시간대의 엔지니어와 협업할 수 있는 커뮤니케이션 역량
우대사항
팀 리딩 경험
PLL 검증 경험
Mixed-signal 검증 방법론 경험
디지털-아날로그 코시뮬레이션 경험
마감기한
상시채용
공고 원문
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