[Mixed Signal IC] High-Speed Interface RTL Design Engineer

담당업무

• High-Speed Interface RTL 설계

• 고속 인터페이스 IC(NAND, PCIe, PHY 등) 위한 디지털 로직 아키텍처 및 데이터 패스 설계

• 고속 데이터 전송용 송수신 로직, FIFO, 타이밍 제어 및 동기화 설계

• 고속 동작에서의 데이터 무결성 보장

• Verilog / SystemVerilog를 이용한 RTL 설계 및 구현

• Micro-architecture 설계 및 사양서 작성

• Block level 및 Chip level 기능 검증(Simulation, Debugging)

• Synthesis, STA(Static Timing Analysis) 및 Timing Closure 지원

• Analog/Mixed-Signal팀 및 Backend(Physical Design / Design House) 팀과의 협업

자격요건

• 학사 이상(전자공학, 반도체 회로 설계, 컴퓨터 공학 등 관련 전공)

• Digital RTL 설계 분야 실무 경력 5년 이상

• Verilog RTL Coding, 시뮬레이션 숙련자

• ASIC / SoC Front-end 설계 플로우 전반에 대한 이해도

• 원활한 커뮤니케이션 능력을 갖추고 타 부서와의 협업에 능함

우대사항

• Analog 엔지니어와의 Mixed-Signal Co-simulation 경험자

• 테이프아웃(Tape-out)부터 양산까지 Full-cycle 실무 경험자

• UVM, C, Python 등을 활용한 검증 환경 구축 경험자

• 표준 고속 프로토콜(SerDes, PCIe, NAND/DDR, ONFI, Toggle 등) 인터페이스 제어 로직 구현 경험자

• GHz 단위의 High-speed 회로에 대한 STA 타이밍 제약 설정 및 최적화 경험자

• 고속 신호 무결성(Signal Integrity) 및 Jitter, Skew 이해도 보유

• FPGA prototyping 및 에뮬레이션을 통한 통합 칩 설계 및 검증 경험자

• DFT(Design For Testability) 아키텍처 이해 및 적용 경험자(ATPG, BIST, Scan 등)

마감기한

상시채용