[FADU] Mixed Signal IC/High-Speed Interface RTL Design Engineer

담당업무

• 고속 인터페이스 IC(NAND, PCIe, PHY 등) 디지털 로직 아키텍처 및 데이터 패스 설계

• 고속 데이터 전송용 송수신 로직, FIFO, 타이밍 제어 및 동기화 설계

• 고속 동작 데이터 무결성 보장

• Verilog 및 SystemVerilog 기반 RTL 설계·구현

• Micro-architecture 설계 및 사양서 작성

• Block level 및 Chip level 기능 검증, Simulation 및 Debugging

• Synthesis, STA 및 Timing Closure 지원

• Analog/Mixed-Signal팀 및 Backend 팀 협업

자격요건

• 전자공학, 반도체 회로 설계, 컴퓨터공학 등 관련 분야 전공

• Digital RTL 설계 실무 경험

• Verilog RTL Coding 및 시뮬레이션 숙련

• ASIC 및 SoC Front-end 설계 플로우 전반 이해

• 원활한 커뮤니케이션 및 타 부서 협업 역량

우대사항

• Analog 엔지니어와의 Mixed-Signal Co-simulation 경험

• 테이프아웃부터 양산까지 Full-cycle 실무 경험

• UVM, C, Python 기반 검증 환경 구축 경험

• SerDes, PCIe, NAND/DDR, ONFI, Toggle 등 고속 프로토콜 인터페이스 제어 로직 구현 경험

• GHz 단위 High-speed 회로의 STA 타이밍 제약 설정 및 최적화 경험

• 고속 신호 무결성, Jitter, Skew 이해

• FPGA prototyping 및 에뮬레이션 기반 통합 칩 설계·검증 경험

• DFT 아키텍처 이해 및 ATPG, BIST, Scan 적용 경험

보상과 복리후생

• 연봉 협의

• 성과급

• 점심 및 야근 식대 지급

• 교육비 및 외부 교육 프로그램 수강 지원

• 경조금 및 경조휴가

• 임직원 및 가족 종합건강검진 연 2회

• 무제한 간식 제공

• 안마의자 및 플레이스테이션 등 휴식 공간

• 기본 연차 휴가 20일

• 장기근속 포상

• 입사축하 가족 꽃선물 및 웰컴키트

• 조직강화활동비 지원

• 타운홀 미팅 및 주제별 런치 프로그램

전형절차

1. 서류전형

2. 1차면접

3. 2차면접

4. 처우협상

근무환경

• 유연근무제 운영

• 10 to 4 코어타임

• 자유로운 출퇴근

마감기한

2026년 10월 31일 23:59까지