SOC Physical Design & Implementation 엔지니어

소개

퀀터라인(Quantaline)은 ASIC 전문 회사로서 차량용반도체, 데이터센터반도체, 모바일반도체, 컨슈머반도체등 시스템 반도체 ASIC을 전문적으로 개발하고 있습니다. SoC 설계, 개발 및 생산까지 전체 프로세스를 경험한 업계 최고의 전문가 집단으로 이루어진 리더급 Manpower를 통해 국내 최고 수준의 ASIC을 제공하는 판교에 위치한 스타트업 회사입니다. Global 회사들과 경쟁하며 의미 있는 성장을 목표로 하고 있는 퀀터라인(Quantaline)에서 함께할 분을 모집하고자 합니다.

주요업무

• Work on block-level and/or full-chip physical implementation from RTL(Netlist) to GDSII • Synthesis and timing/power optimization • Floorplanning, placement, clock tree synthesis (CTS), routing, and physical verification (DRC/LVS) • Timing closure using STA tools and methodologies • Power planning, IR drop and EM analysis • Power analysis and low power implementation (UPF creation and analysis, VCLP) • Formal verification • On-chip PSI analysis • CPU/GPU/NPU hardening • Collaborate with RTL, DFT and packaging teams • Participate in chip-level integration and signoff process

자격요건

• Strong understanding of digital design, CMOS fundamentals, and ASIC/SoC flow • Experience with tools like Cadence Innovus, Synopsys ICC2/Fusion Compiler, PrimeTime, Calibre • Knowledge of scripting (TCL, Python, Perl) • Good communication and teamwork skills • (Optional) Experience with advanced nodes (e.g. 5nm, 3nm) • Proven track record of PPA improvement on high performance and low power designs in advanced technology nodes • Strong understanding of physical design optimization and routing methodologies at place, cts, route and postroute, especially power and area efficient setup and hold optimization • Solid background in advanced Clock tree synthesis methods and techniques • Strong background in STA, extraction, timing and RC correlation • Good understanding of design rules in advanced nodes and their impact onDRC closure and PPA optimization • Understanding of power intent files such as UPF, and use of FSDB/SAIFs for power optimization • Understanding of hierarchical design, pinning and budgeting flows • Experience with power distribution networks, Design for Yield and Manufacturability, EM and IR closure and thermal management • Expertise and in-depth knowledge of industry standard EDA tools • Proficiency in programming and scripting languages, such as TCL, Perl, Python, and C++.

우대사항

• Develop flows for advanced place and route methods, floorplanning and chip assembly, power and clock distribution, power and area optimization, timing, IR and EM analysis and closure • Experience with hierarchical design and ECO flow • Experience with low power design (UPF/CPF) • Familiarity with EM/IR tools (RedHawk, Voltus) • Tapeout experience preferred • 4년제 대학교 졸업 이상 (전기/전자/컴퓨터/반도체 관련 전공) • 관련 분야 경력 3년 이상 • 석/박사 학위 소지자 우대 • 해외 업무 수행 가능한 수준의 영어 구사력 보유자 우대

혜택 및 복지

Flexible Work Hours : 유연한 07~10시 시차 출근제 운영 패밀리 Day : 매월 마지막 금요일 12시 퇴근 가능 Healthy Meal 제공 (일 3식) Vitamin Day : 매주 수요일 제철과일 간식으로 비타민 에너지 충전 건강검진 프로그램 : 40세 매년, 40세 격년 지원 시간차 휴가 운영 : 1시간 단위 연차 운영, 연차 활용도 제고 글로벌 역량 강화 지원 최적의 개발 환경 제공 : 듀얼 모니터 및 HPC서버