<h2>직무</h2><p>SOC Physical Design & Implementation 엔지니어</p><h2>포지션 상세</h2><p>퀀터라인(Quantaline)은 ASIC 전문 회사로서 차량용반도체, 데이터센터반도체, 모바일반도체, 컨슈머반도체등 시스템 반도체 ASIC을 전문적으로 개발하고 있습니다. <br>SoC 설계, 개발 및 생산까지 전체 프로세스를 경험한 업계 최고의 전문가 집단으로 이루어진 리더급 Manpower를 통해 국내 최고 수준의 ASIC을 제공하는 판교에 위치한 스타트업 회사입니다. <br>Global 회사들과 경쟁하며 의미 있는 성장을 목표로 하고 있는 퀀터라인(Quantaline)에서 함께할 분을 모집하고자 합니다.</p><h2>주요업무</h2><p>• Work on block-level and/or full-chip physical implementation from RTL(Netlist) to GDSII<br>• Synthesis and timing/power optimization<br>• Floorplanning, placement, clock tree synthesis (CTS), routing, and physical verification (DRC/LVS)<br>• Timing closure using STA tools and methodologies<br>• Power planning, IR drop and EM analysis<br>• Power analysis and low power implementation (UPF creation and analysis, VCLP)<br>• Formal verification<br>• On-chip PSI analysis<br>• CPU/GPU/NPU hardening<br>• Collaborate with RTL, DFT and packaging teams<br>• Participate in chip-level integration and signoff process</p><h2>자격요건</h2><p>• Strong understanding of digital design, CMOS fundamentals, and ASIC/SoC flow<br>• Experience with tools like Cadence Innovus, Synopsys ICC2/Fusion Compiler, PrimeTime, Calibre<br>• Knowledge of scripting (TCL, Python, Perl)<br>• Good communication and teamwork skills<br>• (Optional) Experience with advanced nodes (e.g. 5nm, 3nm)<br>• Proven track record of PPA improvement on high performance and low power designs in advanced technology nodes<br>• Strong understanding of physical design optimization and routing methodologies at place, cts, route and postroute, especially power and area efficient setup and hold optimization<br>• Solid background in advanced Clock tree synthesis methods and techniques<br>• Strong background in STA, extraction, timing and RC correlation<br>• Good understanding of design rules in advanced nodes and their impact onDRC closure and PPA optimization<br>• Understanding of power intent files such as UPF, and use of FSDB/SAIFs for power optimization<br>• Understanding of hierarchical design, pinning and budgeting flows<br>• Experience with power distribution networks, Design for Yield and Manufacturability, EM and IR closure and thermal management<br>• Expertise and in-depth knowledge of industry standard EDA tools<br>• Proficiency in programming and scripting languages, such as TCL, Perl, Python, and C++.</p><h2>우대사항</h2><p>• Develop flows for advanced place and route methods, floorplanning and chip assembly, power and clock distribution, power and area optimization, timing, IR and EM analysis and closure<br>• Experience with hierarchical design and ECO flow<br>• Experience with low power design (UPF/CPF)<br>• Familiarity with EM/IR tools (RedHawk, Voltus)<br>• Tapeout experience preferred<br>• 4년제 대학교 졸업 이상 (전기/전자/컴퓨터/반도체 관련 전공)<br>• 관련 분야 경력 3년 이상<br>• 석/박사 학위 소지자 우대<br>• 해외 업무 수행 가능한 수준의 영어 구사력 보유자 우대</p><h2>혜택 및 복지</h2><p>Flexible Work Hours : 유연한 07~10시 시차 출근제 운영<br>패밀리 Day : 매월 마지막 금요일 12시 퇴근 가능<br>Healthy Meal 제공 (일 3식)<br>Vitamin Day : 매주 수요일 제철과일 간식으로 비타민 에너지 충전<br>건강검진 프로그램 : 40세 매년, 40세 격년 지원<br>시간차 휴가 운영 : 1시간 단위 연차 운영, 연차 활용도 제고<br>글로벌 역량 강화 지원<br>최적의 개발 환경 제공 : 듀얼 모니터 및 HPC서버</p>
