상장기업 FPGA 로직 설계 / 경력 10년이상 / MAX9천

담당업무

• FPGA RTL 설계(VHDL/Verilog)

• 표준 프로토콜 및 통신 인터페이스 로직 설계

자격요건

• Microchip(Microsemi) 또는 AMD(Xilinx) FPGA 설계 경험

• 메모리(DDR, MRAM, Flash 등) 컨트롤러 설계 경험

• 표준 통신 인터페이스 설계 경험

• 해외 출장에 결격 사유가 없는 자

보상

연봉 최대 9천만원

전형절차

1. 서류전형

2. 면접전형

접수방법

• MS WORD로 작성된 경력 중심 국문이력서 제출

• 이력서 파일명은 지원분야_이름 형식으로 작성

마감기한

2026년 10월 30일 23:59까지