Standard Cell & SRAM 엔지니어

담당업무

• 파운드리 PDK 이해 및 공정 비교 분석

• SoC용 embedded SRAM 및 Logic Cell 회로·레이아웃 설계

• HSPICE Simulation 기반 성능 검증과 Timing·Power Characterization

• Verilog, Liberty, Lef, gds/cdl 등 Design Kit 제작 및 고객 제공

• Architecture 팀과 SRAM·Logic Cell 신규 기능 정의 및 개발

자격요건

• 전자공학 및 유관분야 전공

• Cadence Virtuoso 또는 Synopsys Custom Compiler 실무 경험

• HSPICE 또는 Spectre 실무 경험

• DRC, LVS, starRC 실무 경험

• 해외여행 결격사유가 없는 자

우대사항

• 파운드리 제공 Standard Cell 또는 SRAM Compiler 개발 경험

• 7nm, 5nm, 4nm 등 최신 파운드리 공정 기반 Transistor Level 설계 경험

• TCL, Perl, Python 등 설계 자동화 스크립트 제작 능력

보상과 복리후생

• 연봉 협의

• Healthy Meal 일 3식 제공

• 연계 식당 점심·저녁 자유 선택

• 건강검진 프로그램 지원

• 영어·한국어 수업 제공

• 영어회화 앱 이용 비용 지원

• 듀얼 모니터 및 HPC서버 제공

• 시간차 휴가 운영

• 사내동호회 운영

• 멘토·멘티 지원

근무환경

• 07~10시 유연한 시차 출근제

• 매월 마지막 금요일 12시 퇴근 가능한 패밀리 Day

전형절차

1. 서류 심사 및 전화 스크리닝

2. 1차 대면 면접 및 직무 면접

3. SW팀에 한해 코딩 테스트

4. 2차 화상 또는 대면 면접

5. 결과 발표 및 입사 서류 안내

6. 입사 OT

마감기한

2026년 10월 4일 23:59까지