Senior Engineer, Design Verification Engineering

담당업무

• 복잡한 디지털·혼합신호 설계를 위한 검증 전략 수립 및 실행

• UVM 기반 고도화 검증 환경 설계·구축

• 코드 커버리지 및 기능 커버리지 목표를 포함한 검증 지표 수립·관리

• 디지털·혼합신호 영역의 복잡한 설계 이슈 디버깅 주도

• 주니어 검증 엔지니어 기술 멘토링

• 설계팀과 검증 계획 및 이슈 해결을 위한 협업

• 실리콘 브링업 및 포스트실리콘 검증 주도

• 검증 방법론 개선 및 모범 사례 개발 참여

자격요건

• SystemVerilog 및 Universal Verification Methodology 전문 지식

• 복잡한 혼합신호 제품 검증을 위한 고급 테스트벤치 개발 경험

• 정교한 테스트 전략 및 커버리지 분석 방법론 수립·실행 역량

• Python, Perl, TCL 기반 스크립팅 및 검증 자동화 프레임워크 개발 역량

• 디지털·혼합신호 설계 이슈 해결을 위한 분석·디버깅 역량

• 제약 랜덤 검증 및 어서션 기반 검증 경험

• 혼합신호 설계 원리 및 고급 검증 방법론 이해

• 검증팀의 기술 방향 및 방법론 도입에 영향을 미치는 기술 리더십

우대사항

• 전기공학, 컴퓨터공학 또는 관련 분야 석사 학위

• 디지털·혼합신호 IC 검증 관련 경험

근무환경

• 협업 중심의 혁신적 팀 환경

• 전문성 성장을 위한 지속적인 학습 기회

• 업계 전문가의 멘토링

• 기술 포럼 및 고객과의 기술적 상호작용

• 출장 연 10%

• 주간 근무

마감기한

2026년 12월 31일 23:59까지