Senior Staff Engineer

담당업무

• FPGA 프로토타이핑 및 에뮬레이션 플랫폼에서 복잡한 SoC 설계 에뮬레이션

• 크로스펑셔널 팀과 SoC 설계 검증·프로토타이핑·밸리데이션·디버깅 협업

• FPGA 프로토타이핑 환경 정의 및 구축, 보드 수준 하드웨어 개발

• ASIC RTL을 Synopsys HAPS, S2C FPGA, SynOPSYS ZeBu, Cadence Palladium 플랫폼으로 포팅

• FPGA 합성, PnR, 타이밍 클로저 및 상세 타이밍 분석

• 아날로그 블록과 하드 IP를 위한 FPGA 친화적 프로토타이핑 모델 개발

• 클록 트리 단순화를 통한 효율적인 구현 및 검증 지원

자격요건

• FPGA 설계 방법론, RTL 개발 및 관련 설계 도구·플로우·프로세스 전문성

• Synopsys HAPS 플랫폼과 관련 툴체인을 활용한 FPGA 기반 ASIC 프로토타이핑 실무 경험

• Synopsys ZeBu 및 Cadence Palladium 등 에뮬레이션 플랫폼 실무 경험

• ASIC 설계 플로우, 설계 검증 방법론, SoC 아키텍처 및 시스템 수준 디버깅 이해

• Verilog, SystemVerilog, VHDL 등 하드웨어 기술 언어 활용 능력

• 스크립팅 및 프로그래밍 역량, 자동화 솔루션 개발과 설계 생산성 향상 능력

근무환경

• 다양성과 포용성을 중시하는 신뢰·개방·존중 기반의 업무 환경

• 기술과 경험을 중심으로 한 채용 의사결정

• 면접 과정에서 필요한 지원 사항에 대한 accommodation 요청 가능

마감기한

상시채용