PD Lead

담당업무

• 블록 및 전체 칩 수준의 DRC, LVS, ERC, 안테나 검증과 사인오프 완료 주도

• 사인오프 방법론 및 품질 기준 수립·관리, 파운드리 룰덱·waiver·위험 평가 관리

• 테이프아웃용 사인오프 완료 GDS 제공

• SoC 최상위 IP·매크로 통합 및 GDS 조립, 계층형 LVS 조정

• 경계 문제, 연결 불일치, 통합 충돌 해결 및 내부·외부 IP 통합 품질 확보

• RDL 계획과 범프 매핑 전략 수립, IO 이스케이프 라우팅 및 다이·패키지 인터페이스 정의

• 패키징, SI/PI 및 시스템 팀과 협업해 플립칩·2.5D·3D 통합 준비

• 사인오프 체크리스트, 완료 현황 추적, 테이프아웃 준비 및 마일스톤 검토 주도

• Calibre, ICV, Pegasus 기반 물리 검증 플로우 개선 및 TCL/Python 자동화, 실행 시간 최적화, 디버깅 효율 개선

• 복잡한 DRC 위반과 LVS 연결 불일치 디버깅, PD·레이아웃 팀과 해결 주도, waiver 최소화

• PHY-V 엔지니어 멘토링 및 사인오프 이슈의 주요 에스컬레이션 담당

• PD/PnR, 아날로그·레이아웃, 패키징 및 파운드리 팀과 협업

자격요건

• 물리 설계, 물리 검증 및 SoC 통합 전문성

• DRC, LVS, ERC, 안테나 검증 전문성

• Calibre, ICV, Pegasus 사용 경험

• RTL부터 GDS 및 사인오프까지 전체 PD 플로우 이해

• 7nm 이하 첨단 공정 이해

• 복잡한 SoC 사인오프 완료 주도 및 여러 팀·의존성 간 실행 조율 역량

• 품질, 제조 가능성 및 일정 예측성에 대한 세밀한 관리 역량

우대사항

• 전체 칩 SoC 통합 및 GDS 조립 경험

• RDL 계획 및 첨단 패키징 플로우 경험

• IR/EM, SI/PI, PEX 및 신뢰성 검증 경험

• Chiplet, 2.5D 및 3D-IC 방법론 경험

• TCL/Python을 활용한 자동화 스크립팅 역량

마감기한

상시채용