Mixed Signal Design Verification Engineer

담당업무

• 아날로그 회로 모델 및 시스템 모델 개발

• 집적 시스템의 기능과 연결성 검증

• 혼합신호 시뮬레이션 테스트벤치 구현

• 제품 사용 시나리오 검증

• 설계·아키텍처팀과 기능 모델 적합성 협업

• 검증 이슈를 설계팀과 소통하고 해결

자격요건

• pre-silicon mixed-signal verification 경험

• SystemVerilog(RNM 포함), VerilogAMS 또는 SystemC 기반 아날로그 회로 모델링

• 회로 설계·시뮬레이션·검증 경험

• Perl, Python, C/C++ 활용 역량

• 팀워크와 시간 관리 역량

• 자기주도적으로 업무를 수행하고 성과를 추구하는 태도

• 기술 데이터 접근 직무의 경우 미국 상무부 또는 국무부의 수출 허가 검토 가능성

우대사항

• MATLAB, RTL, SystemVerilog, SystemC 등 시스템·디지털 모델링 언어 경험

• Shell 함수, Perl, Python 등을 활용한 프로세스 자동화 경험

• Virtuoso, Incisive, Spectre 등 EDA 도구 활용 경험

• SystemVerilog 및 UVM 친숙도

• RF 무선통신 시스템 지식

보상과 복리후생

• 예상 임금 연 $87,188~$119,906

• 개인 및 회사 요인에 따른 재량 성과 기반 보너스

• 의료·시력·치과 보장

• 401k

• 유급휴가, 공휴일, 병가

• 지속적인 학습 기회와 업계 전문가 멘토링

근무환경

• 1st Shift/Days 주간 근무

• 협업적이고 혁신적인 팀 환경

• 전문적 성장과 일과 삶의 균형 지원

• 첨단 기술 프로젝트 참여

마감기한

상시채용