넥스트 칩 SOC RTL 설계 엔지니어 모집

담당업무

• SoC 설계( IP 도입 검증 및 Integration )

• 도입 IP Spec 분석

• Verilog HDL RTL 설계

• VCS / Verdi Simulation

• Vivado FPGA 구현 및 검증

• Top integration synthesis

• RTL 설계

• Verilog HDL

• SDC 작성

• Top constraints

• Power 구성 및 UPF 작성

• Design Compiler / PrimeTime( Synthesis / STA )

자격요건

• RTL 설계 / RTL 검증 / Synthesis / STA에 대한 지식 보유

• 필수 요건: Verilog

우대사항

• Synthesis / STA 경험 보유자

• SoC Top integration 경험 보유자

• Full chip synthesis 및 STA 경험 보유

• SOC IP 도입 개발 및 검증 경력 보유자

• IP RTL 설계 경력 경력 보유자

마감기한

2026년 2월 12일 23:59까지