VLSI Design Verification Masters Level Intern

담당업무

• SystemVerilog·UVM 테스트벤치 구성요소 개발

• 모델, 모니터, 스코어보드, 체커 개발

• 제약 랜덤 테스트 작성

• 기능 커버리지 분석 및 검증 공백 확인

• 회귀 테스트 실패 디버깅 및 로직 버그 확인·기록·해결 지원

• ASIC 설계자 및 아키텍트와 협업

• 스크립트, 자동화, AI 보조 도구를 활용한 검증 프로세스 개선

자격요건

• 디지털 설계 및 컴퓨터 아키텍처 관련 수강 경험

• 객체지향 프로그래밍 경험

• 분석 및 문제 해결 능력

• 명확한 문서 작성 및 구두 소통 능력

• 질문하고 추론을 설명하며 기술 논의에 참여하는 태도

우대사항

• Verilog, SystemVerilog, VHDL 등 하드웨어 기술 언어 경험

• Python, Perl, Tcl 등 스크립팅 언어 경험

• Linux 개발 환경 경험

• 디지털 하드웨어 관련 학업·연구·개인 프로젝트

• 분산 팀 협업 경험

• 에이전트형 AI 코딩 도구 및 워크플로 경험

급여

• 시간당 USD 40.00~46.00

• 지역, 경력, 교육·훈련 및 기술 수준에 따라 실제 제안 금액이 달라질 수 있음

• 기재 급여 범위는 기본급이며 변동 인센티브가 추가로 제공될 수 있음

근무환경

• 주 평균 2일 HPE 사무실 근무의 하이브리드 방식

마감기한

2027년 5월 25일 23:59까지