Design Verification Engineer

담당업무

• Fabric Interconnect 구성요소 검증 주도 또는 책임

• 설계 학습 및 협업팀과 검증 전략·테스트 계획 정의

• UVM 기반 또는 Formal 검증 환경 개발, 시뮬레이션 실행 및 디버깅

• 랜덤 자극 및 커버리지 기반 기법으로 버그 탐색과 테스트 계획 목표 달성

• 방법론과 도구를 통한 검증 효율 개선

• 생성형 AI 솔루션을 검증 업무에 적용

• 전문 분야에서 동료 코칭 및 멘토링

필수 역량

• 전기공학, 컴퓨터공학, 컴퓨터과학 또는 관련 분야 학위 경로나 동등한 경력

• Microsoft Cloud Background Check 통과 및 2년마다 재검사

• 수출통제 대상 정보 접근을 위한 시민권 또는 미국 거주·보호 신분 증빙

• 유효한 여권 등으로 시민권 확인; 적용 가능한 경우 영주권자·난민·망명자는 다른 서류로 신분 확인 가능

우대사항

• pre-silicon 서브시스템 또는 IP 검증 경험

• Coherent Hub Interface(CHI) 및 AMBA 프로토콜 설계 검증 경험

• Fabric Interconnect, coherency, virtualization, security, interrupts, PCIe, CXL 또는 protocol bridge 이해

• IP·블록·서브시스템 수준 테스트 계획 작성, 테스트 개발, 실패 디버깅, 커버리지 승인 경험

• UVM, SystemVerilog Test Bench(SVTB), 선택적 Python 후처리 검사 기반 테스트벤치·체커·자극 생성 및 통합 경험

• Python 등 업계 표준 언어를 활용한 스크립트·소프트웨어 작성 능력

• 일상 업무에 생성형 AI를 적용한 경험

보상

• 미국 기본급 연 USD 102,100~202,200

• 샌프란시스코 베이 지역 및 뉴욕시 기본급 연 USD 133,800~219,200

• 일부 직무는 복리후생 및 기타 보상 대상 가능

마감기한

채용시 마감