HSIO Subsystem RTL Design Engineer

담당업무

• 다이 간 데이터 이동을 위한 서브시스템 RTL 설계

• 거래 관리 및 데이터패스 구현

• 링크 계층 신뢰성(재전송/재생, CRC, FEC) 구현

• 빌트인 테스트, 디버그, 모니터링 구조 설계

• 교차 기능 협업: 검증, SoC 통합, 펌웨어, PSI 팀과의 협업

• 실리콘 브링업 및 RTL 시뮬레이션을 통한 포스트 실리콘 디버깅 지원

• 인터커넥트 아키텍트와의 마이크로아키텍처 정의

자격요건

• RTL 설계에서 D2D 인터커넥트 서브시스템의 구현

• 아키텍처 정의를 위한 마이크로아키텍처 구체화

• 오픈 D2D 표준(UCIe 등) 기반 설계

• 표준 인터페이스(RDI/FDI 등)로 벤더 IP 통합

• 실리콘 브링업 및 시뮬레이션 기반 디버그 지원

주요자격

• SystemVerilog/Verilog 기반 RTL 설계 경력 6–8년

• 아키텍처 정의부터 RTL 구현, 테이프아웃, 실리콘 브링업 경험

• 고속 링크 설계 경험(링크 계층 혹은 프로토콜 계층)

• 시뮬레이션 도구(VCS, Xcelium) 활용 능력

• Lint, CDC, DFT, 합성 등 품질 도구체인 경험

• 교차 기능 협업 및 데이터 기반 문제 해결 능력

우대사항

• UCIe/D2D 직접 경험

• SerDes 기반 고속 링크 이해(PCS/PMA 분리, 이퀄리제이션, 클럭/데이터 복구, 링크 트레이닝)

• 디자인 포 디버그(루프백 모드, 트래픽 제너레이터, 카운터, 성능/오류 모니터링)

• 벤더 IP 통합: 표준 인터페이스(RDI/FDI, PIPE 등)

전형절차

1. 전형절차: 서류전형

2. 전형절차: 온라인 인터뷰

3. 전형절차: 현장 인터뷰

4. 전형절차: 문화적합성 인터뷰

5. 전형절차: 처우 협의

6. 전형절차: 최종 합격

참고사항

• 전형일정 및 결과는 지원 시 기재한 이메일로 개별 안내

• 공고는 모집 완료 시 조기 마감될 수 있음

• 지원 내용의 허위 사실 시 합격 취소 가능

• 채용 관련 법령 자격 요건 미충족 시 채용 제한

마감기한

채용시 마감