Senior ASIC Physical Design Engineer

담당업무

• 계층형 설계의 파티션 및 전체 칩 수준 정적 타이밍 분석

• 설계·공정 요구사항에 따른 타이밍 제약과 타이밍 예산 작성·검증·관리

• setup, hold, clock, I/O, test 타이밍을 포함한 파티션 및 전체 칩 타이밍 클로저

• 타이밍 리포트 분석, 크리티컬 패스 식별 및 성능·전력·면적 목표 달성을 위한 수정

• 합성, 넷리스트 품질 검사 및 정형 검증

• 칩 파티셔닝, 플로어플래닝 및 물리 설계 구현 지원

• 기능 엔지니어링 변경 주문(ECO) 작성 및 관리

• 합성·타이밍 분석·정형 검증·물리 설계·사인오프를 위한 플로우 자동화 및 방법론 개선

• ASIC 설계·물리 구현·DFT·신호 무결성·아키텍처 조직과 협업해 물리 설계를 고려한 아키텍처 및 구현 추진

• ASIC 기술·방법론·개발 표준 준수 검토

• 경험이 적은 엔지니어의 기술 지도 및 멘토링, 설계 조직의 지속적 개선 기여

필요 역량

• 전기공학, 컴퓨터공학, 컴퓨터과학, 마이크로일렉트로닉스 또는 관련 분야 학위

• ASIC, VLSI 또는 반도체 설계 구현 분야의 관련 경험 6–10년

• 디지털 논리, 회로 설계, 컴퓨터 아키텍처, VLSI 원리 및 ASIC 물리 설계 이해

• 정적 타이밍 분석·타이밍 사인오프, 타이밍 제약 검증, 합성·넷리스트 품질 분석, 정형 검증, 플로어플래닝·칩 파티셔닝, ECO 구현 중 하나 이상의 경험

• Synopsys Fusion Compiler, Design Compiler, PrimeTime, Formality 또는 Cadence RTL Compiler, Genus, LEC 등 업계 표준 EDA 도구 경험

• Perl, Python, Tcl 또는 유사 언어를 활용한 스크립팅 및 플로우 자동화 능력

• 분석·문제 해결·디버깅 역량

• 영어 문서 및 구두 의사소통 능력

• 독립적으로 업무를 수행하고 여러 엔지니어링 분야와 협업하는 능력

우대사항

• 계층형 타이밍 분석 및 전체 칩 타이밍 클로저 경험

• 클록, I/O, 테스트 및 기타 특수 타이밍 클로저 경험

• ASIC 구현 플로우, 자동화 및 설계 방법론 개발 경험

• 첨단 공정 기술과 복잡한 고성능 ASIC 설계 경험

• 기술 리더십, 엔지니어 멘토링 및 부서 간 설계 의사결정 영향 경험

• 전기공학, 컴퓨터공학, 컴퓨터과학 또는 마이크로일렉트로닉스 대학원 과정 이수 또는 석사 학위

• ASIC, VLSI, 물리 설계 또는 전자설계자동화 분야의 논문·특허·기타 기여

보상

콜로라도 기준 연 기본급 USD 147,000–279,000, 실제 제안은 근무 지역·경력·교육·기술 수준에 따라 달라질 수 있으며 변동 인센티브가 추가될 수 있음

복리후생

• 신체적·재정적·정서적 웰빙을 지원하는 복리후생 제공

• 경력 목표 달성을 위한 전문성 개발 프로그램 제공

근무환경

• 주 평균 2일 오피스 근무의 하이브리드 형태

• 포용적인 업무 환경과 다양한 배경을 존중하는 문화

• 지원 또는 면접 단계에서 장애 관련 편의가 필요한 경우 전용 양식을 통한 지원 요청 가능

마감기한

2026년 11월 2일 23:59까지