SR Design Verification Engineer

담당업무

• IP·서브시스템·SoC 수준의 UVM 테스트벤치 아키텍처 개발

• 네트워킹 및 데이터패스 IP의 테스트 계획, 기능 매핑, 커버리지 전략 수립

• SystemVerilog 자극 생성기, 에이전트, BFM·트랜잭터, 스코어보드, 체커, 어설션, 기능 커버리지 모델 개발

• 검증 계획 실행, 회귀 테스트 분류 및 아키텍처·기능·성능 이슈 디버깅

• RTL, 테스트벤치, PCIe·DDR·Ethernet 인터페이스와 시스템 상호작용에서 발생한 복합 오류의 근본 원인 분석

• 시뮬레이션 최적화, 커버리지 달성, 검증 sign-off 방법론 개선

• 검증 방법론·자동화·인프라 개선에 기여

• RTL 설계, 아키텍처, 밸리데이션, 펌웨어, 에뮬레이션·HAPS 팀과 협업

• 설계 리뷰와 마이크로아키텍처 정의에 참여하고 초기 설계 단계에 검증 관점 제시

• 주니어 엔지니어 멘토링 및 검증팀 내 기술 리더십 수행

필수 역량

• SystemVerilog와 UVM 전문 지식

• SystemVerilog 시뮬레이터 실무 경험, VCS 우대

• 파형 디버거 실무 경험, Verdi·DVE

• 복합 IP·서브시스템 검증, 테스트 계획, 커버리지, 제약 랜덤 검증 경험

• 아키텍처·RTL·테스트벤치 계층 전반의 디버깅 역량

• PCIe, AXI, Ethernet, DDR, DMA 엔진 등 데이터패스 구성요소 또는 유사 프로토콜 경험

• Python, Perl, Shell, Tcl 또는 이에 준하는 스크립팅을 통한 자동화·인프라 역량

• 복잡한 이슈 해결을 위한 분석력과 문제 해결력

• 검증 업무를 독립적으로 이끌고 여러 팀의 해결 과정을 추진하는 역량

• 원활한 구두·문서 소통 능력과 협업 환경 적응력

우대사항

• 성능 검증, 전력 인지 검증(UPF), 형식 검증 경험

• FPGA·HAPS 기반 밸리데이션 및 가속화 흐름에 대한 이해

• 네트워킹 또는 고속 I/O 파이프라인에 대한 이해

• 아키텍처 모델링 또는 C·C++ 참조 모델 경험

• 주니어 DV 엔지니어 멘토링 경험

지원 유의사항

• 비자 스폰서십 미지원

• 채용 대행사·서치펌의 무단 이력서 접수 불가

• 지원자 심사·평가·선발 과정에서 인공지능을 활용할 수 있음

• 법령에 따른 채용 전 과정의 지원자 편의 제공

마감기한

상시채용