Leadership Role - DFT

담당업무

• 대규모 SoC의 아키텍처 단계부터 실리콘 생산까지 end-to-end ATPG 실행

• ATPG 방법론, 테스트 전략, 커버리지 클로저 계획 및 패턴 사인오프 기준 수립

• Scan, transition fault, cell-aware, bridge, chain diagnosis, compression 기반 ATPG 패턴 생성 및 검증

• 시뮬레이션, 에뮬레이션, ATE, 플랫폼 환경에서 패턴 검증

• 테스터 도입, 패턴 상관 분석, 테스터 디버그 및 제조 배포 지원

• ATPG, 테스터, 실리콘, 수율 관련 이슈의 근본 원인 분석 및 해결

• 테스트 품질·커버리지·전력·일정·제조 요건을 충족하는 패턴 납품

• 실리콘 브링업, 진단, 수율 학습 및 양산 램프 지원

• Python, Perl, Tcl, Shell 등을 활용한 자동화 플로우 및 AI 기반 생산성 개선

• 주니어 엔지니어 멘토링 및 ATPG 모범 사례 확산

필요 역량

• SoC DFT 및 ATPG 실행 전문성

• Scan, EDT/Compression, LBIST, MBIST, Boundary Scan 및 DFT 아키텍처 이해

• 패턴 검증, 테스터 상관 분석 및 포스트실리콘 디버깅 경험

• RTL, DFT RTL, DFT Verification, Physical Design, Timing, PEO, ATE, Silicon Validation 조직과의 협업 역량

• 반도체 제조 테스트 플로우와 생산 테스트 배포 이해

• Tessent, Modus, TestMAX, TetraMAX 또는 동등한 ATPG 도구 경험

• STIL, WGL, 테스터 패턴 포맷 및 패턴 변환 플로우 경험

• 전력 인지 ATPG, 테스트 커버리지 최적화, 실리콘 진단 및 수율 분석 경험

• Python, Perl, Tcl, Shell 등 스크립팅·자동화 역량

• 지리적으로 분산된 팀을 대상으로 기술 이니셔티브를 주도하는 역량

우대사항

• 다수의 고수율 SoC 제품에서 ATPG 실행을 주도한 경험

• 수백만 게이트 규모 SoC 및 계층형 ATPG 방법론 경험

• Product Engineering, Test Engineering, ATE 팀과의 실무 협업 경험

• 실리콘 결함 디버깅 및 수율 개선 이니셔티브 경험

• DFT 타이밍, 물리 인지 ATPG 및 구현 디버그 경험

마감기한

상시채용