RTL Engineer

담당업무

• 복잡한 SoC의 RTL 아키텍처 정의 및 구현

• SystemVerilog/VHDL 기반 디지털 블록, 코어, 주변장치, 인터페이스, DMA 개발

• RTL 시뮬레이션·합성 테스트벤치 작성 및 회귀 테스트 수행

• RTL 기능 오류 해결과 사전 실리콘 검증 지원

• SDC 제약조건 개발, 타이밍 분석 및 STA 수행

• 클록 게이팅, 전원 도메인, 전압 스케일링 등 저전력 설계 적용

• 설계 리뷰, 설계 의사결정·트레이드오프·위험 평가 문서화

• RTL 코딩 가이드, 린팅 정책 및 품질 체크리스트 수립

• 합성·배치배선·정적 타이밍 도구 평가 및 설계 플로 개선

• 소프트웨어·ROM 팀과 RTL 디버그 및 성능 튜닝 협업

• 주니어 RTL 설계자 멘토링

자격요건

• 전기·전자·컴퓨터공학 또는 관련 분야 B.S. 또는 M.S.

• 고성능 SoC, MCU 또는 무선 연결 장치 RTL 설계 경험

• SystemVerilog 또는 VHDL 활용 능력

• 파이프라이닝, 상태 머신, AHB/APB/AXI 버스 프로토콜, FIFO, 중재, 클록 도메인 교차 이해

• DC, Design Compiler, Innovus 등 합성 도구 및 정적 타이밍 분석 경험

• 클록 게이팅, 전원 도메인 격리, 동적 전압·주파수 스케일링 등 저전력 RTL 기법 경험

• UVM, 시뮬레이션, 커버리지 등 검증 플로 이해

• Tcl, Perl, Python, Bash 기반 플로 자동화 및 CI/CD 경험

• 글로벌 기능 조직과의 커뮤니케이션 및 이해관계자 관리 역량

• 설계 리딩, 일정 마일스톤 달성 및 주니어 엔지니어 멘토링 역량

지원방법

해당 채용 공고의 지원 절차를 통해 지원

마감기한

상시채용