Formal Verification Engineer II

담당업무

• 복잡한 IP, 서브시스템, SoC의 포멀 검증 전략 수립 및 실행

• 아키텍처·마이크로아키텍처 사양 기반 포멀 검증 계획 수립

• SystemVerilog Assertions(SVA), 포멀 프로퍼티, 가정, 커버, 체크어 개발

• 반례 디버깅 및 설계 이슈 원인 분석·해결

• 증명 수렴, 커버리지 분석, 방법론 개선을 통한 검증 완료 추진

• 재사용 가능한 포멀 검증 컴포넌트·라이브러리·자동화 플로 개발

• AI 기반 검증 워크플로와 포멀 검증 방법론 발전에 기여

• 검증 계획·프로퍼티·결과 리뷰 및 초기 경력 엔지니어 멘토링

• 아키텍처, RTL 설계, DV, 에뮬레이션, 실리콘 검증 조직과 협업

자격요건

• 반도체 검증 분야에서 포멀 검증 중심의 실무 경험

• 디지털 설계 기초, 컴퓨터 아키텍처, SoC 설계 이해

• SystemVerilog 및 SystemVerilog Assertions(SVA) 전문성

• Cadence JasperGold 또는 Synopsys VC Formal 사용 경험

• 강한 디버깅 및 분석 역량

근무환경

• 아키텍처, RTL 설계, DV, 에뮬레이션, 실리콘 검증 등 크로스펑셔널 조직과 협업

• 초기 경력 엔지니어 멘토링 및 검증 결과 리뷰

• AI 기반 검증 워크플로와 검증 방법론 개선 참여

마감기한

채용시 마감