Senior IC Layout design Engineer

담당업무

• 프로젝트 요구사항과 사양에 따른 고속·고성능 SerDes 아날로그·혼합신호 회로 레이아웃

• 블록 물리 구현: floor-planning, 전력 분배망, 클록 및 신호 라우팅, 트랜지스터 수준 아날로그·혼합신호 레이아웃

• 레이아웃 후 회로 성능 분석 참여

• 블록·IP·칩 수준 통합 작업 참여

• 현실적인 일정 산정, 진행 상황 추적 및 보고

• 레이아웃 방법론과 흐름 정의 참여

• PCell 개발 및 자동화를 통한 레이아웃 생산성 개선 추진

• 온사이트·오프사이트 레이아웃 인력 관리, 레이아웃 품질 문제 점검 및 개선, 설계팀 피드백 제공

자격요건

• 고속 레이아웃 설계에 대한 관심과 복잡한 설계 문제 해결 역량

• 분석적 사고 및 문제 해결 역량

• 여러 사이트와 시간대에 있는 엔지니어와 협업할 수 있는 의사소통 역량

• 팀워크와 학습 의지

• 후원 비자 미지원

우대사항

• 7nm 이하 공정 레이아웃 설계 경험

• 아날로그·혼합신호 레이아웃 기본 지식

• IR, EM, 자기·결합 커패시턴스, RC 지연, 자체 발열에 대한 이해

• 고속 중요 신호 라우팅 및 차폐 이해

• LVS, DRC, ERC, ANT, ESD 등 물리 설계 검증 역량

• 회로 설계 개념·흐름 및 IC 제조 공정에 대한 이해

• 첨단 Fin-FET 공정 SerDes 블록 및 PLL 레이아웃 경험

• 디지털 온톱 통합 흐름 또는 디지털 SoC 흐름 경험

• Cadence SKILL 및 Perl, Python, Tcl 등 프로그래밍 경험

• 원격·다른 시간대의 설계팀과 긴밀히 협업하는 역량

채용 안내

• 지원자 평가·선발 과정에서 인공지능을 활용할 수 있음

• 채용 전 과정에서 관련 법률에 따른 지원자 편의 제공

마감기한

상시채용