Principal Cache RTL Design - CPU Team

담당업무

• 고성능 x86 코어 ISA 기능의 Verilog RTL 설계

• 프로세서의 클록·리셋·전력관리 기능 설계

• IP 통합 및 서브시스템 수준 설계

• 캐시 및 캐시 일관성 기능 설계

• 저전력 기법을 적용한 IP 설계 최적화

• IP 간 통합 이슈 해결

• IP 및 서브시스템의 클록 도메인 크로싱과 린팅 담당

• DFT, Physical Design, SoC 팀과의 설계 피드백 반영

• RTL 산출물 전반의 설계 리딩 및 주니어 RTL 팀원 멘토링

• 기술 커뮤니티·파트너·벤더 대상 AMD 대표

자격요건

• 디지털 IP·ASIC 설계 및 Verilog RTL 개발 역량

• IP 설계 전체 주기, 요구사항 정의, 아키텍처·마이크로아키텍처 사양화 경험

• RTL 설계 검증, 설계 품질 점검, 합성, 타이밍 클로저, 포스트실리콘 검증 이해

• 다중 규모 디지털 IP·ASIC 프로젝트의 Verilog RTL 전문성

• 프런트엔드 EDA 도구 사인오프 및 플로우 전문성

• 반도체 산업의 디지털 설계 개념과 엔지니어링 용어 이해

• 기능 설계 검증 또는 설계 경험

• 영어 문서 작성·편집 및 조직화 역량

• 우선순위 설정, 멀티태스킹, 문제 해결 및 커뮤니케이션 역량

• 다중 사이트 환경에서 협업할 수 있는 역량

우대사항

• 저전력 설계 및 저전력 플로우 경험

• Python 또는 Perl 스크립팅 역량

• 새로운 기술을 학습하고 독립적으로 과제를 완료하는 역량

• 리더십 및 팀워크

근무환경

• 글로벌 팀 및 다중 사이트 환경 협업

• 하이브리드 근무

마감기한

상시채용